모바일 DDR

위키百科, 우리 모두의 百科事典.

모바일 DDR ( mDDR , Low Power DDR , 簡單히 LPDDR )은 移動式 컴퓨터 를 위해 開發된 低電力의 DDR SDRAM 인터페이스이다.

LPDDR 世代
LPDDR1 LPDDR1E LPDDR2 LPDDR2E LPDDR3 LPDDR3E LPDDR4 LPDDR4E
메모리 配列 클럭 (內部 接近 速度) 200 MHz 266.67 MHz 200 MHz 266.67 MHz 200 MHz 266.67 MHz 200 MHz 266.67 MHz
프리페치 크기 2 n 4 n 8 n 16 n
I/O 버스 클럭 周波數 200 MHz 266.67 MHz 400 MHz 533.33 MHz 800 MHz 1066.67 MHz 1600 MHz 2133.33 MHz
데이터 電送率 ( DDR ) 400 MT/s 533.33 MT/s 800 MT/s 1066.67 MT/s 1600 MT/s 2133.33 MT/s 3200 MT/s 4266.67 MT/s
供給 電壓 1.8 V 1.2 V, 1.8 V 1.2 V, 1.8 V 1.1 V, 1.8 V
命令語 / 住所 버스 19 비트, SDR 10 비트, DDR 10 비트, DDR 6 비트, SDR

LPDDR [ 編輯 ]

LPDDR (LPDDR2와 區別하기 위해 때때로 LPDDR1 로도 불림)은 元來 DDR SDRAM 에 總 電力 消耗量 節減을 위한 여러 變形을 加한 것이다.

SDRAM에 비해 가장 克明한 變化는 供給 電壓이 2.5V에서 1.8V로 낮아진 點이다. 메모리 再充電(DRAM refresh)李 낮은 溫度에서 덜 必要한 點을 利用하여 再充電 回收를 溫度에 적응시키며, 메모리의 모든 內容을 지우고 "깊은 節電 모드"에 빠질 수 있게 해서 追加的인 電力 消耗 節減을 얻는다. 또한 메모리 칩은 작아지고 基板 面積 占有가 줄어든다. 三星電子 와 마이크론 은 이 技術의 두 最大 供給者로 애플 의 아이패드 , 三星電子 의 갤럭시탭 과 모토로라 의 드로이드 X [1] 等과 같은 다양한 태블릿 機器에 供給하고 있다.

LPDDR2 [ 編輯 ]

새로운 JEDEC 標準 JESD209-2E 은 低電力 DDR 인터페이스에 더 큰 變化를 定義했다. 이것은 DDR1이나 DDR2와는 互換되지 않는 規格이지만 아래와 같은 메모리와 互換된다.:

  • LPDDR2-S2: 2n prefetch 메모리 (DDR1科 같은 種類),
  • LPDDR2-S4: 4n prefetch 메모리 (DDR2와 같은 種類), 또는
  • LPDDR2-N: 非揮發性 ( NAND 플래시 ) 메모리.

低電力 狀態는 基本的인 LPDDR와 비슷하며, 一部 메모리 熱만 再充電할 수 있는 若干의 機能 追加가 이루어졌다.

타이밍 變數는 LPDDR-200에서 LPDDR-1066까지 定義된다. (卽 動作 클럭은 100에서 533 MHz에 이른다.)

1.2V에서 動作하며 LPDDR2는 動作 配線과 住所 配線을 10비트 더블 데이터 레이트 CA 버스에 統合한다. 命令語는 豫備充電과 最大速度電送(Burst) 停止 코드의 再配列을 除外하고 一般的인 SDRAM 命令語 와 類似하다.

LPDDR2 命令語 인코딩 [2]
CK CA0
( RAS ) 		CA1
( CAS ) 		CA2
( WE ) 		CA3 CA4 CA5 CA6 CA7 CA8 CA9 動作
↑ H H H ? NOP
↓ ?
↑ H H L H H ? 모든 뱅크 事前充電
↓ ?
↑ H H L H L ? BA2 BA1 BA0 한 뱅크 事前充電
↓ ?
↑ H H L H A30 A31 A32 BA2 BA1 BA0 事前活性化
(LPDDR2-N only)
↓ A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
↑ H H L L ? 最高速度電送 終了
↓ ?
↑ H L H 豫約됨 C1 C2 BA2 BA1 BA0 읽기
(AP=自動 事前充電)
↓ AP C3 C4 C5 C6 C7 C8 C9 C10 C11
↑ H L L 豫約됨 C1 C2 BA2 BA1 BA0 쓰기
(AP=自動 事前充電)
↓ AP C3 C4 C5 C6 C7 C8 C9 C10 C11
↑ L H R8 R9 R10 R11 R12 BA2 BA1 BA0 活性
(R0?14=行 住所)
↓ R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
↑ L H A15 A16 A17 A18 A19 BA2 BA1 BA0 活性化
(LPDDR2-N only)
↓ A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
↑ L L H H ? 모든 뱅크 再充電
(LPDDR2-Sx only)
↓ ?
↑ L L H L ? 한 뱅크 再充電
(Round-robin addressing)
↓ ?
↑ L L L H MA0 MA1 MA2 MA3 MA4 MA5 Mode register read
(MA0?7=Address)
↓ MA6 MA7 ?
↑ L L L L MA0 MA1 MA2 MA3 MA4 MA5 Mode register write
(OP0?7=Data)
↓ MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

行 住所 비트 C0는 絶對 電送되지 않으며 0으로 取扱된다. 最高 速度 電送 (Burst transfer)은 恒常 짝數 住所에서 始作한다.

狀態 레지스터들은 옛날의 SDRAM과 比較해서 크게 擴張되어 8비트 住所 空間을 가지며 以前의 住所를 읽어낼 수 있는 能力을 가진다. 이 레지스터들은 SPD EEPROM보다 작으면서도 그것이 不必要할 만큼 充分한 情報를 包含한다.

S2 裝置들은 4기가비트보다 작고 S4 裝置들은 1기가비트보다 작은 段 4個의 뱅크 를 가진다. 이것들은 BA2 信號를 無視하며 뱅크 個別의 再充電을 支援하지 않는다.

非揮發性 메모리 裝置는 再充電 命令이 必要하지 않으므로 使用하지 않으며, 事前充電 命令을 A20以上의 住所 비트를 電送하는 데 利用한다. 낮은 順位 비트(A19以下)들은 뒤이은 活性 命令에 依해서 電送된다. 이 境遇 메모리 配列에서 選擇된 行은 그것들이 읽기 命令에 依해 읽을 수 있는 4 또는 8 行 데이터 버퍼(BA비트로 選擇된)로 電送한다. DRAM과는 달리 뱅크 住所 비트는 메모리 住所의 一部가 아니며 어떤 住所든 모든 行 데이터 버퍼로 傳送可能하다. 行 데이터 버퍼는 메모리 種類에 따라 32에서 4096바이트의 길이를 가진다. 32바이트보다 큰 行은 活性化 命令視 몇몇 낮은 順位의 住所비트를 無視한다. 4096바이트보다 작은 行은 읽기 命令視 몇몇 높은 順位의 데이터 비트를 無視한다.

非揮發性 메모리는 熱 데이터 버퍼의 쓰기 命令語를 支援하지 않는다. 代身 特殊 住所 區域의 順次的인 制御 레지스터가 읽기/쓰기 命令語를 支援하며 이것으로 메모리 熱意 削除와 프로그램이 可能하다.

LPDDR3 [ 編輯 ]

2012年 5月에, JEDEC 은 JESD209-3 低電力 메모리 裝置 標準을 公開했다. LPDDR2와 比較하여 LPDDR3는 더 높은 데이터 速度, 擴張된 帶域幅, 向上된 電力 效率과 記憶 裝置 密度를 提供한다. 擴張된 帶域幅은 채널當 6.4GBps, 듀얼 채널 構成으로 最大 12.8GBps 에 達한다. LPDDR3는 POP또는 個別 패키징 形式을 支援하여 다양한 活用이 可能하다. LPDDR3는 LPDDR2의 電力效率的 特徵과 信號 인터페이스를 如前히 包含하면서 빠른 클럭의 始作/終了와 低電力 自家 再充電, 知能的 配列 管理, 무中斷 信號 配線들을 支援한다. LPDDR3는 開發中인 스마트폰 과 태블릿 機器에 要求되는 높은 帶域幅을 滿足하기 위해 開發되었다.현재 三星 갤럭시 노트 3 , 三星 갤럭시 S5 , LG G3 , 아이폰6 , 아이폰6+ 等에 裝着되었다.

LPDDR4 [ 編輯 ]

2012年 3月 14日, JEDEC은 未來의 모바일 機器의 要求 事項이 LPDDR4와 같은 새로운 標準을 어떻게 이끌어 낼지 探究하기위한 會議를 主催했다. 以後 삼성전자는 2013年 12月 30日 핀 黨 3,200 Mbit/s의 速度로 데이터를 電送할 수 있는 最初의 20nm級 8基비비트 (1 GiB) LPDDR4를 開發하여 가장 빠른 LPDDR3보다 50% 더 높은 性能을 提供하며 1.1 V 에서 40 %나 적은 에너지 消耗를 具現했다.

2014年 8月 25日, JEDEC는 JESD209-4 LPDDR4 低電力 메모리 標準을 發表했다.

LPDDR3에서의 變更 事項은 다음과 같다.

  • I/O 標準을 低電壓 스윙 터美네이션 로직(LVSTL)으로 變更하는 것을 包含하여 인터페이스 速度와 수많은 電氣的 變化를 두 倍로 늘림
  • 內部 프리 페치 크기와 最小 電送 크기를 倍로 늘림
  • 10비트 DDR 命令/住所 버스에서 6비트 SDR 버스로 變更
  • 싱글 32비트 幅의 버스에서 두 個의 獨立的 인 16비트 幅 버스로 變更
  • 셀프 리프레시는 CKE 라인에 依해 制御되는 것이 아니라 專用 命令에 依해 可能

이 標準은 두 個의 獨立的 인 16비트 액세스 채널을 包含하는 SDRAM 패키지를 定義한다. 各 채널은 패키지 黨 最大 2個의 다이에 連結된다. 各 채널의 데이터 幅은 16비트이며 自體 制御/住所 핀을 가지고 있으며 DRAM의 8個 뱅크에 對한 액세스를 許容한다. 따라서 패키지는 세 가지 方法으로 連結될 수 있다.

  • 데이터 라인 및 컨트롤은 16 비트 데이터 버스에 竝列로 連結되며 칩 選擇 萬 채널別로 獨立的으로 連結된다.
  • 칩 選擇을 包含하여 32 비트 幅의 데이터 버스와 制御 라인을 竝列로 連結한다.
  • 두 個의 獨立的인 16비트 幅의 데이터 버스

各 다이는 各 채널에 따라서 4, 6, 8, 12 또는 16 기가비트의 메모리를 提供한다. 따라서 各 뱅크의 크기는 디바이스의 16分의 1이다. 이것은 16384비트 (2048 바이트) 行 中에서 適切한 數 (16 Ki ~ 64 Ki)으로 構成된다. 24 및 32 기가비트 擴張이 計劃되어 있지만 行 數, 너비 또는 뱅크 數를 늘려야할지 與否는 아직 決定되지 않았다. 二重 너비 (4 個 채널)와 채널當 最大 4個의 다이 (패키지 黨 總 8個)를 提供하는 더 큰 패키지도 定義된다. 데이터는 16 또는 32 電送 (256 또는 512 비트, 32 또는 64 바이트, 8 또는 16 사이클 DDR)의 버스트로 액세스된다. 버스트는 64비트의 警戒線에서 始作되어야 한다. 클럭 周波數가 높고 移轉 버스트 標準보다 긴 버스트 길이가 길기 때문에 命令/住所 버스가 甁목 現象을 일으키지 않고 制御 信號를 더 多重化 할 수 있다. LPDDR4는 制御 및 住所 라인을 6 비트 單一 데이터 速度 CA 버스로 멀티플렉싱한다. 命令은 2 클럭 사이클을 必要로하며, 住所를 인코딩하는 動作 (예: 活性化, 읽기 또는 쓰기)에는 두 個의 命令이 必要하다. 例를 들어, 大氣狀態의 칩에서 읽기를 要請하려면 8個의 클럭 사이클 (活性 - 1, 活性化 - 2, 읽기, CAS-2)을 取하는 4個의 命令이 必要하다. 칩 選擇 라인 (CS)은 액티브 하이이다. 첫 番째 命令 사이클은 칩 選擇이 높게 設定되며, 두 番째 사이클은 낮게 設定된다.

LPDDR4 命令語 인코딩 [3]
첫 사이클 (CS=H) 두番째 사이클 (CS=L) 作業
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L ? 作業 없음
H L L L L L 0 OP4 OP3 OP2 OP1 1 多目的 命令
AB H L L L L ? BA2 BA1 BA0 事前 再充電 (AB=모든 뱅크)
AB L H L L L ? BA2 BA1 BA0 活性化 (AB=모든 뱅크)
? H H L L L ? 自己 活性化 入力
BL L L H L L AP C9 ? BA2 BA1 BA0 쓰기-1 (+CAS-2)
? H L H L L ? 自己 活性化 終了
0 L H H L L AP C9 ? BA2 BA1 BA0 숨긴 쓰기-1 (+CAS-2)
? H H H L L ? 리저브드
BL L L L H L AP C9 ? BA2 BA1 BA0 읽기-1 (+CAS-2)
C8 H L L H L C7 C6 C5 C4 C3 C2 CAS-2
? H L H L ? 리저브드
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 모드 레지스터 쓰기-1 & -2

MA=住所, OP=데이타

OP6 H L H H L OP5 OP4 OP3 OP2 OP1 OP0
? L H H H L MA5 MA4 MA3 MA2 MA1 MA0 모드 레지스터 읽기 (+CAS-2)
? H H H H L ? 리저브드
R15 R14 R13 R12 L H R11 R10 ? BA2 BA1 BA0 實行-1 & -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

LPDDR4X [ 編輯 ]

三星電子 는 2016年 , LPDDR4X라 불리는 모바일 機器用으로 改良된 LPDDR4를 提案했다. 旣存의 LPDDR4와는 同一하지만, I/O 電壓 (Vddq)을 1.1 V 가 아닌 0.6 V 으로 줄임으로써 電力消耗를 基本의 LPDDR4보다 줄이는데 成功했다. 2017年 1月 9日에는 SK하이닉스 가 8과 6GiB LPDDR4X 패키지를 發表했다. JEDEC는 2017年 3月 8日 LPDDR4X 標準을 發表했다. 低電力 메모리 디바이스 標準을 업데이트한 JEDEC은 低電壓을 除外하고도 더 작은 크기의 디바이스에 맞게, 싱글 채널 다이 옵션을 包含하고있다. 새로운 機能으로 MCP, PoP 및 IoT 패키지에서 最高 4266Mbps 速度에 對한 追加 正義 및 타이밍 改善을 提供한다.

未來 規格 [ 編輯 ]

JEDEC 小委員會 JC-42.6은 LPDDR2의 後繼者를 開發하고 있다. JC-42.6에서는 다음과 같은 두 規格을 다루고 있다. [4]

WideIO [ 編輯 ]

WideIO 또한 現在 JC-42.6에서 開發되고 있다. 시스템의 集積度를 높이고자 하는 産業界의 要求를 充足하기 위한 突破口가 될 技術으로 스마트폰, 태블릿_ 携帶用 게임 콘솔과 같은 高性能 모바일 機器의 性能, 帶域幅, 遲延時間, 前歷과 부피에 엄청난 向上을 可能하게 한다. WideIO 모바일 DRAM 메모리는 칩 水準의 3次元 集積 技術인 TSV 內部連結을 使用하여 메모리칩을 直接 SoC에 連結한다. 3次元 集積 技術은 回로 面積에 制限받는 古典的인 連結方式에 비해 엄청나게 많은 IO핀을 提供하며 이를 活用하여 性能을 높이는 技術이다. WideIO는 3D게이밍, HD비디오와 같은 12.8GBps(LPDDR3 듀얼채널 構成)을 넘어서는 메모리 帶域幅을 要求하는 應用 프로그램에 적합한 技術이다.

活用 [ 編輯 ]

三星電子 는 WideIO의 核心 技術인 TSV 의 先頭走者 中 하나이며 이를 바탕으로 WideIO 모바일 DRAM의 開發을 이미 完了하였다. [5]

各州 [ 編輯 ]

  1. ↑ Anandtech Samsung Galaxy Tab - The AnandTech Review , December 23, 2010
  2. ↑ “JEDEC Standard: Low Power Double Data Rate 2 (LPDDR2)” (PDF) . JEDEC Solid State Technology Association. February 2010 . 2010年 12月 30日에 確認함 .  
  3. ↑ 《JEDEC Standard: Low Power Double Data Rate 4 (LPDDR4)》 (PDF) , JEDEC Solid State Technology Association, August 2014 , 2014年 12月 25日에 確認함   Username and password "cypherpunks" will allow download.
  4. ↑ JEDEC - Mobile Memory: LPDDR2, LPDDR3, WideIO, Memory MCP Archived 2011年 8月 17日 - 웨이백 머신 2011年 8月 31日 確認.
  5. ↑ Jessie Shen (2011年 2月 22日). “Samsung develops wide I/O mobile DRAM for smartphones, tablets” . DIGITIMES . 2011年 8月 31日에 確認함 .  

外部 링크 [ 編輯 ]

元本 住所 " https://ko.wikipedia.org/w/index.php?title=모바일_DDR&oldid=37280105 "