Die Planartechnik (auch Planarprozess ) ist ein in der Halbleiterfertigung eingesetzter Prozess zur Herstellung von Transistoren ( Planartransistoren ) und integrierten Schaltungen . Der Prozess wurde von Jean Hoerni bei Fairchild Semiconductor fur die Herstellung von lateralen Bipolartransistoren entwickelt (1958) und patentiert. ^{[1] [2]} Mit der Planartechnik und deren Weiterentwicklung war es erstmals moglich, mehrere Transistoren, Dioden und Widerstande auf einem Substrat (Chip) zu platzieren und zu verbinden.

Der wesentliche Punkt der Planartechnik ist die Anderung der Teilprozessreihenfolge gegenuber der ublichen Fertigung von Mesa -Bauelementen (vgl. Mesatransistor ). Bei Mesa-Bauelementen wurde die passivierende Oxidschicht erst nach der Herstellung der Basis abgeschieden. Sie diente vor allem dazu, die Emitter-Diffusionszone zu maskieren, und wurde spater wieder entfernt ? damals ging man davon aus, dass das Oxid wahrend der Diffusion verunreinigt wird und entfernt werden muss. Die Mesastruktur hatte daher zwei große Nachteile, zum einen bedurfte sie großer geatzter Bereiche (flachenintensiv), um die Transistoren ausreichend klein fur ?Hochfrequenzanwendungen“ zu machen, zum anderen waren die Transistoren durch die fehlende Passivierung anfallig fur Verunreinigungen, die beispielsweise erhohte Verluststrome an den Oberflachen oder den Ausfall des Transistors bewirkten.

Hoernis Uberlegung war es, die empfindlichen Ubergangsbereiche der unterschiedlich dotierten Zonen (vgl. pn-Ubergang ) in das Substratmaterial einzubetten und die Oberflache durch eine vor der Diffusion aufgebrachte nichtleitende Schicht zu passivieren, vgl. thermische Oxidation von Silizium . Auf diese Weise konnten die empfindlichen Bereiche wahrend der Produktion vor Verunreinigungen geschutzt werden.

Die Herstellung der aktiven Bereiche (Basis, Emitter und Kollektor, spater beim MOSFET Source und Drain) erreichte Hoerni, indem er die Passivierungsschicht durch fotolithografische Strukturierung und Atzen der Passivierungsschicht lokal offnete und somit den Halbleiterkristall lokal freigab. Die freigelegten Bereiche konnten anschließend durch Diffusion dotiert oder durch die Verbindungsdrahte kontaktiert werden. Die im Vergleich zu den damaligen genutzten Fertigungsfolgen planare Oberflache vereinfachte zudem die mehrmalige Nutzung einer fotolithografischen Strukturierung. Zusammen mit dem erneuten Auftrag einer passivierenden Schicht auf die bereits freigelegten Gebiete ermoglichte dies eine weitere Dotierung von Teilbereichen oder anderen Gebieten sowie die Herstellung von elektrischen Kontakten.

Auch die heutzutage in integrierten Schaltkreisen genutzten MOS-Feldeffekttransistoren konnen in Planartechnik gefertigt werden. Dabei gibt es sehr unterschiedliche Prozessfolgen fur die Herstellung der Gate-Elektrode sowie der Source- und Drain-Gebiete. Das im Folgenden gezeigte Grundkonzept wird im Wesentlichen auch bei der Herstellung heutiger Spitzenprodukte der Mikroelektronik angewendet. Durch den komplexeren Aufbau der dort genutzten Transistoren werden jedoch weitere Strukturierungs-, Abscheidungs- und Atzschritte benotigt.

Nach der Passivierung erfolgt eine weitere fotolithografische Strukturierung und lokale Offnung der Passivierungsschicht zur Kontaktierung der aktiven Gebiete und der Gate-Elektrode. Die Verbindung mehrerer Transistoren zu einer Schaltung erfolgt durch anschließend abgeschiedene und strukturierte Leiterbahnebenen .

• Invention of the “Planar” Manufacturing Process

1. ↑ Patent US3064167 : Semiconductor device. Angemeldet am 15. Mai 1960 , Erfinder: J. A. Hoerni. ‌
2. ↑ Patent US3025589 : Method of Manufacturing Semiconductor Devices. Angemeldet am 1. Mai 1959 , Erfinder: J. A. Hoerni. ‌